据路透社报道称，美国IBM在25日宣布了全球首个1纳米以下的半导体制造技术。

据IBM介绍，0.7纳米的半导体可以在指甲大小的芯片上集成大约1000亿个晶体管。通过一种名为“纳米堆叠”的新型晶体管设计，晶体管不是平铺排列，而是三维堆叠。相比2021年公布的2纳米半导体，密度大约提升一倍，可实现最高50%的性能提升，或者70%的能效提高。

IBM研究主管Jay Gambetta表示：“这种新的纳米堆叠结构不仅使晶体管更小，还重新发明了半导体的构建方式，提供了极高的处理能力和能效。”

IBM表示，这项技术可能在五年内开始量产。此前，该公司已经向韩国三星电子和日本Rapidus授权半导体技术。这次的新技术还未公布制造合作伙伴。

半导体厂商正竞相开发能够处理越来越高负荷人工智能（AI）任务的半导体。英特尔上周宣布，其1.8纳米半导体的下一代制造工艺“18A”已进入商业生产前的风险生产阶段。

纳米堆叠（NanoStack） 是半导体领域突破物理极限的关键技术，主要指通过‌垂直方向堆叠晶体管或芯片层‌，在有限面积内大幅提升集成密度与能效。2026年6月，IBM将其作为“亚1纳米”芯片架构的核心命名为“纳米堆叠”，标志着该技术从理论走向前沿应用 。‌‌

‌技术本质‌：并非单纯缩小尺寸，而是将传统平面晶体管改为‌三维垂直交错布局‌。例如，IBM的架构将两个晶体管堆叠键合，每个晶体管含3个约5纳米厚的纳米片，通过垂直堆叠在相同空间内容纳更多晶体管 。

‌关键突破‌：解决摩尔定律放缓后的微缩瓶颈。相比传统FinFET，垂直堆叠纳米薄片（Nanosheet）能灵活调节沟道宽度，显著提高驱动电流并抑制短沟效应，是2nm及以下工艺的主流方案 。‌‌

主要性能优势
‌能效与性能‌：IBM数据显示，相比2纳米节点，纳米堆叠架构可带来‌50%的性能提升‌或‌70%的能效优化‌ 。

‌存储优化‌：使SRAM（静态随机存取存储器）单元高度降低‌40%‌，极大缓解AI算力芯片对高带宽、低能耗存储的需求 。

‌制造兼容性‌：部分新技术（如UIUC研究）证明，无需稀有新材料，仅需‌200°C低温工艺‌即可实现硅基单片3D堆叠，良率逼近100%，利于现有产线升级 。‌‌

应用场景与前景

‌AI与高性能计算‌：专为AI数据中心设计，支持千亿级晶体管集成（如指甲盖大小芯片集成近1000亿个晶体管）。

‌商业化进程‌：目前处于研发验证阶段，预计‌5-10年内‌实现大规模商用，将取代纳米片成为CPU/GPU的主流标准 。

‌其他领域‌：除逻辑芯片外，也应用于3D NAND存储及新型传感器（如多光谱成像）的垂直集成 。‌‌

简言之，纳米堆叠是通过“向上发展”而非仅“向小发展”来延续芯片算力增长的核心路径，是未来十年半导体产业转型的关键技术基石。