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【台积电领先10年？#黄仁勋误读华为韬定律#】“韬定律”火到了中国台湾。5月28
【台积电领先10年？#黄仁勋误读华为韬定律#】“韬定律”火到了中国台湾。5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后接受媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”技术的看法时，黄仁勋给出了一个颇为轻描淡写的评价：“这对华为来说是突破，但对台积电并不是威胁。”他认为台积电使用芯片堆叠和3D封装技术已经快10年，台积电的技术非常先进，“华为使用这种技术，可以在不将半导体制程线宽变得更细的情况下，把晶体管数量加倍，甚至增加3到4倍，这是一种非常好的技术，但台积电和台湾拥有这项技术已经10年。”这一评价听起来公允，实则建立在一个根本性的误解之上。黄仁勋把华为的逻辑折叠当成了台积电耕耘了近十年的3D封装技术的同类物。他想说的是“你们做的那些东西，台积电十年前就已经做了”。但问题是，逻辑折叠和传统3D封装，根本不是一个东西。先看看华为到底做了什么。逻辑折叠是华为韬定律的一项核心技术，它将原本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使关键路径走线长度缩短50%到80%，大幅降低了信号传播的RC负载。但这听起来似乎就是“把芯片堆起来”？事实远非如此。两者的核心区别在于一个非常本质的层面：2.5D/3D封装的核心是连接已经成型的独立裸芯（die），而逻辑折叠的核心是重新布局单颗裸芯内部的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在设计图纸阶段就从根本上缩短了信号的物理传输距离。逻辑折叠改变的是“信号本身要走多远”，而2.5D/3D封装改变的只是“不同芯片之间靠多近”。这意味着什么？意味着逻辑折叠本质上是芯片设计层面的电路拓扑重构，作用于单颗芯片内部逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联技术。二者处于完全不同的技术抽象层级，解决的是不同维度的问题。打个比方就更好理解了。传统的2.5D封装就像把两个独立的房间搬到同一层楼，中间修一条走廊（硅中介层）让它们可以互相走动。3D封装更进一步，就像把两栋独立的楼叠起来，中间装几部电梯（TSV硅通孔），方便楼上楼下串门。但不管怎么做，HBM和GPU本质上仍然是两栋独立的楼、两个物理上完全分离的芯片。而逻辑折叠呢？它是在设计一栋大楼内部的房间布局时，就把原本应该放在东西两端且需要频繁通信的两个房间，直接一个放在一楼、一个放在它的正上方，中间不用走廊、不用电梯井，只在楼板上打一个极其短小的垂直通道（间距仅1.5微米的极短TSV），两个人探个头就能对喊。这是“设计理念”的区别，不是“施工方式”的区别。北京大学集成电路学院的一篇文章把这个区别讲得更透彻。文章提出了“真3D”与“赝3D”的范式划分：赝3D以整个模块为最小单位被分到某一片die，模块内部的所有标准单元必然位于同一片die；真3D则支持模块内自由划分，同一模块内的标准单元可以被分布到不同die，设计空间更大。在优化空间上，赝3D在每片die上各自进行优化，大量复用传统2D芯片的EDA工具，不允许跨die逻辑变换、移动等操作；真3D则将多die构建的整体空间作为设计空间，各设计阶段均在完整的三维设计空间中进行搜索和寻优，不限制跨die逻辑变换、移动等操作。逻辑折叠把物理实现的最小单位从“die”推进到了“标准单元在三维空间中的位置”。这才是真正的底层范式转移。台积电的CoWoS、SoIC等先进封装技术固然优秀，但它们的工作对象是多颗独立制造的die；逻辑折叠的工作对象是同一颗die内部的组合逻辑门。一个是“把做好的积木搭得紧凑一些”，一个是“在设计积木形状时就考虑如何让它自己站得更稳”。这一点黄仁勋似乎并没有注意到。他把逻辑折叠归类为“芯片堆叠和3D封装技术”，说他“台积电十年前就有了”，这个判断本身就把华为的技术和台积电的代工能力拉到了同一个赛道上进行比较，然后说“对手跑得没我快”。可问题在于，这根本不是同一条赛道。再看另一个层面的差异：先进封装的性能优势，必须与先进制程深度绑定才能完全发挥。例如台积电的CoWoS封装就是与N22nm制程配套设计的，两者缺一都会导致收益大幅缩水。而华为逻辑折叠的核心突破恰恰在于，在完全不大幅改变现有制程节点的前提下，仅通过设计层面的创新，就实现了单代55%的晶体管密度提升。这一进步，在传统摩尔定律的演进路径下，需要整整两个制程节点的迭代才能完成，耗时大约3年。华为麒麟2026芯片就是最好的证明。相比麒麟9030Pro，麒麟2026的晶体管密度大幅提升了53.5%，达到了238MTr/平方毫米，这意味着每平方毫米的芯片面积上可以集成2.38亿个晶体管，理论上与Intel18A工艺持平，接近初代台积电3nm。同时，SoC性能核能效提升41%，最高主频提升近13%。这些数字不是靠缩小线宽、更换制程得来的，而是在设计端硬生生“挤”出来的。更重要的是，这仅仅是开始。何庭波在演讲和论文中给出了清晰的路线图：从2026年到2031年，沿着韬定律路径，晶体管密度将持续提升，预计2031年将突破400MTr/mm²，CPU大核频率将突破5GHz。到那时，基于韬定律的高端芯片晶体管密度指标，将达到1.4纳米芯片制程的同等水平。也就是说，一条不依赖EUV、不依赖几何缩微的技术路径，可以在5年内追平当前最先进制程的性能水平。台积电是不是领先10年？如果看的是“设计理念”这条新赛道，答案恐怕并不那么确定。当然，这条路并不好走。韬定律要真正落地，需要的远不止芯片设计厂商一家的努力。何庭波在论文中说得非常坦白：“大量开放问题，无单一组织可独立解决——工具链、标准、基准、器件物理、经济模型均需跨界协作。”其中最难啃的骨头就是EDA工具链。传统的2D设计流程乃至现行的“赝3D”设计流程，已不足以承载逻辑折叠的潜力。要真正实现逻辑折叠，物理设计必须在完整的三维空间中搜索，模块内划分、跨die互连与垂直热路径优化要在同一个优化框架下协同求解。好消息是，北京大学集成电路学院已经在这方面取得了关键进展。该学院构建了面向逻辑折叠的“真3D”物理实现EDA工具原型，覆盖布局规划和布局两个阶段，并通过GPU加速支持千万级实例规模。相比当前最具代表性的赝3D设计流程，该工具取得了平均约30%的线长缩减和明显的时序改善，在热感知方面启用联合优化后峰值温度平均下降3%以上。韬定律的思想内核，本质上是一场从“几何思维”到“系统思维”的范式革命。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的核心是把所有人拉到同一个账本前——全部用时间单位来算账。工艺专家省下的5皮秒，和架构师、软件专家省下的5皮秒，在总账本里的权重一模一样。以前做代工的只管把晶体管做小，画电路图的只管布线，做软件系统的只管写代码，大家语言不通。现在τ定律强行打通了这些层级之间的壁垒。这恰恰是中国半导体产业需要的底层思想转型。黄仁勋的误读，折射出的是一个更广泛的认知偏差：在摩尔定律的旧范式下浸润了太久，很多人已经习惯了用“几何尺寸”“封装形式”来评判一切。但韬定律给出的答案是，换一把尺子。当几何尺寸的红利走到尽头，当先进制程的成本飙升到难以承受，华为提出的是一条用“系统工程的整合能力”去对冲“单体芯片的工艺短板”的道路。以时空换几何，以系统赢单点。这不是在台积电的赛道上试图超越台积电，而是致力于换道超车。黄仁勋说“台积电领先10年”，没错，如果只看3D封装这种制造工艺层面的话。但逻辑折叠根本不是3D封装，它是一项设计理念层面的革新。把两件处于完全不同抽象层级的技术放在一起比较，然后断言谁领先谁10年，这本身就是一个范畴错误。或者说得更直接一点：黄仁勋恐怕并没有认真读何庭波的那篇论文。
![关键节点上，何庭波频频公开发声[赞]别总盯着任正非了，其实华为那个管芯片的女](http://image.uczzd.cn/3819335304206319432.jpg?id=0)
